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65
XMEGA A [MANUAL]
8077I–AVR–11/2012
5.15
Register Summary – DMA Controller
5.16
Register Summary – DMA Channel
Address
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Page
+0x00
CTRL
ENABLE
RESET
–
DBUFMODE[1:0]
PRIMODE[1:0]
54
+0x01
Reserved
–
+0x02
Reserved
–
+0x03
INTFLAGS
CH3ERRIF
CH2ERRIF
CH1ERRIF
CH0ERRIF
CH3TRNFIF
CH2TRNFIF
CH1TRNFIF
CH0TRNFIF
55
+0x04
STATUS
CH3BUSY
CH2BUSY
CH1BUSY
CH0BUSY
CH3PEND
CH2PEND
CH1PEND
CH0PEND
55
+0x05
Reserved
–
+0x06
TEMPL
TEMP[7:0]
55
+0x07
TEMPH
TEMP[15:8]
56
+0x10
CH0 Offset
Offset address for DMA Channel 0
+0x20
CH1 Offset
Offset address for DMA Channel 1
+0x30
CH2 Offset
Offset address for DMA Channel 2
+0x40
CH3 Offset
Offset address for DMA Channel 3
Address
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Page
+0x00
CTRLA
ENABLE
RESET
REPEAT
TRFREQ
–
SINGLE
BURSTLEN[1:0]
56
+0x01
CTRLB
CHBUSY
CHPEND
ERRIF
TRNIF
ERRINTLVL[1:0]
TRNINTLVL[1:0]
57
+0x02
ADDCTRL
SRCRELOAD[1:0]
SRCDIR[1:0]
DESTRELOAD[1:0]
DESTDIR[1:0]
58
+0x03
TRIGSRC
TRIGSRC[7:0]
59
+0x04
TRFCNTL
TRFCNT[7:0]
62
+0x05
TRFCNTH
TRFCNT[15:8]
62
+0x06
REPCNT
REPCNT[7:0]
62
+0x07
Reserved
–
+0x08
SRCADDR0
SRCADDR[7:0]
63
+0x09
SRCADDR1
SRCADDR[15:8]
63
+0x0A
SRCADDR2
SRCADDR[23:16]
63
+0x0B
Reserved
–
+0x0C
DESTADDR0
DESTADDR[7:0]
63
+0x0D
DESTADDR1
DESTADDR[15:8]
64
+0x0E
DESTADDR2
DESTADDR[23:16]
64
+0x0F
Reserved
–
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